1 宽带多速率解调器算法设计

　　1．1符号定时恢复环路

　　传统的符号定时恢复环路采用模拟器件(如VCO)控制A／D采样时钟实现同步采样．在宽带多速率条件下，改变采样时钟将带来相位抖动，从而影响接收机的性能．因此，异步采样的符号定时恢复结构逐渐得到了广泛应用．图1为异步采样的符号定时恢复原理框图.

　　插值器的任务是根据几个连续输入的采样点x(mTs)，计算出插值点y(kTi)的值，并且完成采样率转换．常用的插值器包括线性内插器、分段抛物线内插器和立方拉格朗日内插器.

　　在采样率相对较低的情况下，立方拉格朗日内插器在性能和复杂度上可以达到良好的折衷．

　　定时控制器用于产生插值器的基点，并且计算小数间隔μk，它可以由累减的NCO和小数间隔μk产生单元实现.

　　定时误差检测器采用Gardner算法.由于该算法每个符号只需2个采样点，并且符号定时误差的提取与载波恢复无关，因此已经被广泛应用于数字解调器的设计中．

　　1．2 载波恢复环路

　　图2为基于解旋转的载波恢复环路的原理框图．相位误差检测器采用基于最大后验概率的相位误差检测算法。其算法表达式为

　　式中I和Q为两支路信号的硬判决．该算法为判决反馈型,因此可以在较高信噪比下获得好的检测性能.

　　1．3 基于SPW的同步环路性能仿真

　　用SPW软件对系统进行建模．A／D采样率设为96 MHz，对于2和8MS／s符号速率的采样信号分别进行12倍和4倍的CIC抽取，对于32和45MS/s符号速率则旁路CIC滤波器．图3为用SPW仿真得到的2～45 MS/s符号速率QPSK信号的误比特率(PBER)与Eb／No关系曲线．仿真结果表明，在低速率条件下，采用上述算法，Eb／No的损失小于0．5 dB；在高速率条件下，Eb／No的损失为1．0dB.

　　2 宽带多速率解调器的实现

　　设计的宽带多速率解调器框图如图4所示，本振和A／D采样的时钟信号都不受反馈环路的控制，符号定时恢复和载波恢复由FPGA全数字实现.图中略去了自动增益控制(AGC)环路、锁定检测、数字时钟管理等模块，这些模块在设计中均已经实现．设计使用的芯片为xilinx公司生产的VirtexⅡXC2V1000-5 FPGA．

　　2．1 多速率调整单元的实现

　　由于要求设计的宽带多速率解调器需要在2～45 MS／s符号速率可变的QPSK信号下正常工作，因此模拟I-Q解调器后的模拟低通滤波器需要按照最大符号速率时所占用的30 Mtz带宽设计.对于较低符号速率，由于模拟部分无法滤除宽带噪声，需要在FPGA中设计数字低通滤波器．另一方面，由于采用了固定时钟异步采样的符号定时恢复结构，在低符号速率条件下，需要对采样数据进行抽取，减少数据处理量，从而降低FPGA芯片功耗.因此，设计中在A／D采样后进行了CIC抽取，滤除宽带噪声，并且调整采样率.图5为速率调整单元示意图．其中，CIC滤波器实现整数倍抽取，抽取倍数L与符号速率和采样速率之比有关，插值器实现小数倍抽取.这种CIC滤波器与插值器相结合的结构，使得只要对基带信号的采样率满足采样定理，设计的解调器在理论上都可以采用统一的结构实现，需要改变的仅仅是CIC抽取倍数以及定时控制器的参数．